IBM представила технологию CFET для производства транзисторов техпроцессом менее 1 нм
Революция в архитектуре полупроводников
Исследовательское подразделение IBM объявило о разработке технологии NanoStack для производства CFET-транзисторов техпроцессом менее 1 нм. Эта архитектура станет следующим этапом развития после GAA (Gate-All-Around) и позволит значительно повысить производительность и энергоэффективность чипов будущего поколения. 
Инновационная вертикальная структура
В отличие от предыдущих поколений транзисторов, где pFET и nFET находились в одной горизонтальной плоскости, в архитектуре CFET они располагаются друг над другом. Это вертикальная интеграция позволяет удвоить плотность размещения элементов на кристалле. По оценкам IBM, технология обеспечит увеличение плотности логических элементов на 50%, прирост производительности на 50% при том же энергопотреблении и повышение энергоэффективности на 70% при той же производительности.
Инженеры IBM используют технологию wafer-to-wafer bonding, при которой транзисторы pFET и nFET изготавливаются на разных кремниевых пластинах, а затем соединяются между собой с точностью до отдельных атомов. Для соединения применяется чрезвычайно тонкий диэлектрический промежуточный слой, обеспечивающий надежное соединение и минимизирующий паразитную емкость.
Технические детали и партнеры
Нанолисты в новой технологии имеют толщину около 15 атомов кремния, а расстояние между соседними слоями составляет примерно 9 нм (около 27 атомов). IBM совместно с Lam Research, Tokyo Electron (TEL) и SCREEN Semiconductor Solutions разрабатывает техпроцесс на базе High-NA EUV, уже успешно выполнив первые этапы экспонирования.
Гибкий выбор материалов становится ключевым преимуществом: pFET и nFET производятся независимо, что позволяет подобрать оптимальные полупроводниковые материалы для каждого типа транзистора. Компания также интегрирует систему подвода питания с обратной стороны кристалла Backside Power Delivery Network (BSPDN), которая уже используется в техпроцессе Intel 18A.
Исторический контекст и перспективы
Переход к CFET стал возможен благодаря развитию литографического оборудования. Компания ASML, создавшая фотолитографию в глубоком ультрафиолете (EUV), позволила TSMC и Samsung достичь пределов в 5-10 нанометров. Однако после 2012 года инженеры столкнулись с проблемой управляемости миниатюрных элементов из-за больших токов утечки.
Intel в 2019 году уже продемонстрировала первые прототипы CFET-транзисторов, где планарный PMOS располагался над NMOS. Теперь IBM выводит эту технологию на новый уровень, сравнивая перспективный 0,7-нм техпроцесс со своей 2-нм технологией. Массовое производство CFET-транзисторов запланировано на конец 2026 года.
